芯片去層 (Delayer)

描述：

交互使用各種不同處理方式(離子蝕刻/化學(xué)藥液蝕刻/機械研磨)拌闷，使芯片本身多層結構((Passivation虏壬、Metal、RDL、PI)可一層一層去除，也就是芯片去層(Delayer)桃幂。透過(guò)芯片研磨(Polishing)與去層(Delayer)可逐層檢視是否有缺陷，并可提供后續分析試驗，清楚解析出每一層電路布線(xiàn)結構想敞。

分析范圍：

去層主要應用在失效分析領(lǐng)域中倚栗，涉及多層結構((Passivation、Metal、RDL、PI)層。

失效分析案例中去層圖片：

失效分析案例中去層圖片

去層流程：芯片去層（delayer）→OM檢視→金屬層→Contact層→SUB層

失效分析案例中去層圖片

芯片去層（delayer）至SUB→OM檢視拍攝→SEM電子及二次電子掃描

創(chuàng )芯在線(xiàn)實(shí)驗室檢測優(yōu)勢：

1忘猜、交期快雄铱、成功率高葛曼，去層方法多樣砧伸，領(lǐng)先市場(chǎng)圾搁；

2粱镶、為終端客戶(hù)在失效分析案件中更直觀(guān)準確的定位失效機理。